​随着芯片复杂度持续攀升，一边是高端设计人才供不应求，一边是研发周期、成本与验证压力不断增加，EDA行业的生产力缺口正在被进一步放大。

就在整个行业寻找破局点的时候，大模型带着通用代码生成能力，一头扎进了硬件设计的深水区。

从2020年全球仅有少量相关研究，到2025年相关论文数量快速增长；从GPT、Claude等闭源模型，到Llama、DeepSeek、Qwen等开源阵营，LLM+Verilog正在迅速成为AI与EDA交叉领域的重要方向。

人人都在谈“AI自动写RTL”，也都在期待“解放硬件工程师”。

但热闹背后，一个更现实的问题是：

今天的大模型，真的已经具备工业级硬件设计能力了吗？

浙江大学、西北工业大学等团队近期发表在ACM Computing Surveys上的系统性综述，对全球102篇相关研究进行了梳理，其中包括70篇同行评议论文和32篇高质量预印本。

研究给出的判断并不乐观：

LLM生成Verilog虽然发展迅速，但距离真正进入工业设计流程，仍然存在四个关键瓶颈。

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01 繁华之下的隐忧：四大短板卡住AI硬件设计

很多关于AI硬件设计的讨论，都集中在“代码能不能生成”。

但真正进入芯片研发流程后，问题远比“能不能写出一段Verilog”复杂。

这份覆盖2020—2025年相关研究的综述，集中指出了四个绕不开的底层限制。

1.1 认知架构错位：串行生成，难以理解并行硬件

这是最根本的问题之一。

当前主流大模型大多采用自回归架构，一个Token接一个Token串行生成，本质上是按照序列逐步预测。

但Verilog描述的数字电路，本质上却是并行系统。

时钟沿到来时，多个触发器同时更新；组合逻辑也会并发运行。硬件设计真正关键的，是并发、时序、状态和约束之间的关系。

这和自然语言、通用软件代码存在明显差异。

因此，很多模型生成的Verilog代码可能在语法上没有问题，甚至能够通过简单仿真，但一旦进入综合、时序分析和复杂系统环境，就容易暴露问题。

常见表现包括：

时序关系不合理；

并发语义理解错误；

阻塞与非阻塞赋值使用不当；

状态机行为存在隐患；

综合结果与仿真结果不一致。

换句话说，模型可能已经学会了“Verilog怎么写”，却还没有真正建立“硬件为什么这样工作”的内部理解。

今天很多LLM更像Verilog语法模仿者，而不是真正的硬件设计者。

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1.2 数据不足：训练语料少，工业级基准更少

大模型能力高度依赖数据，而硬件设计领域恰恰存在明显的数据瓶颈。

Python、Java等软件语言拥有大量公开代码仓库，而高质量Verilog数据明显更少。

尤其是真正具备工业价值的数据，往往包含：

完整设计上下文；

时序约束；

测试平台；

验证结果；

PPA指标；

真实Bug和修复记录。

这类数据大量存在于企业内部，并不会公开。

目前可用于训练的大部分硬件代码，要么来自开源仓库，质量不一；要么由大模型合成，缺乏真实工程复杂度。

更大的问题在于评测集。

现有不少Benchmark仍集中在计数器、FIFO、组合逻辑、简单状态机等基础模块，样本规模也相对有限。

这些任务可以测试模型是否“会写Verilog”，但很难证明模型能否处理真正复杂的工业设计。

就像一个司机只在停车场练习起步、倒车，从未进入高速公路，却被认为已经具备复杂道路驾驶能力。

因此，很多模型在Benchmark上取得较高通过率，并不意味着它已经具备稳定的工业级能力。

数据质量、数据规模和评测覆盖度，仍然是LLM-Verilog进一步发展的核心限制。

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1.3 评估体系偏科：只看功能正确，不看工程质量

当前LLM-Verilog研究中，最常见的评价方式仍然是：

代码能否编译；

能否通过测试；

pass@k是否提高。

但真正做过芯片设计的人都知道：

功能正确只是最低门槛。

工业硬件设计还必须考虑：

功耗；

面积；

时序；

可靠性；

安全性；

可综合性；

可维护性。

两个功能完全相同的RTL实现，最终综合出来的PPA指标可能截然不同。

一个设计即使能够通过所有功能测试，如果面积翻倍、功耗明显上升、关键路径无法收敛，依然很难进入真正的产品。

因此，只关注“能不能跑”，会导致整个研究体系过度追求Benchmark分数。

模型可能越来越擅长生成“能通过测试的代码”，却并不一定越来越擅长生成“可以真正用于芯片设计的代码”。

未来评估体系必须从单一功能正确率，逐步走向：

功能 + PPA + 时序 + 安全 + 工程质量

的多维评价。

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1.4 难以融入EDA流程：能生成代码，却进不了工程链路

技术真正有价值，不在于Demo是否惊艳，而在于能否进入工程师每天使用的流程。

目前很多LLM-Verilog方案依然是独立原型：

输入一段自然语言；

输出一段Verilog代码；

任务结束。

但真实EDA流程远不止代码生成。

工程师还需要不断进行：

仿真；

综合；

形式验证；

时序分析；

PPA优化；

布局布线；

错误定位；

需求修改。

如果AI生成代码后无法自动进入这些工具链，就意味着工程师仍然需要手工完成大量后续工作。

甚至有时，工程师为了理解模型生成的代码，还需要额外花时间检查逻辑、补充约束和重构模块。

这样一来，AI本应节省的时间，反而可能被新的验证成本抵消。

因此，未来真正有价值的AI硬件设计系统，必须能够嵌入EDA工具链，而不是停留在“Prompt进、代码出”的演示阶段。

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02 破局路线：AI硬件设计可能经历三个阶段

这份综述并没有只停留在问题分析。

从现有研究趋势来看，LLM-Verilog未来的发展，大致可以分成三个阶段。

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阶段一：筑牢根基——专用模型与工业级基准

第一阶段最重要的，是解决“模型到底懂不懂硬件”的问题。

未来不能再简单依赖通用大模型加Prompt，而需要进一步探索面向硬件设计优化的专用模型。

包括：

硬件专属Tokenizer；

面向并发与时序关系的表示方式；

Verilog和RTL大规模预训练；

硬件知识增强；

形式约束与结构信息注入。

同时，更重要的是建立工业级Benchmark。

真正有价值的评测体系不能只包含几十个简单模块，而应该覆盖：

基础逻辑；

复杂状态机；

总线协议；

处理器模块；

SoC子系统；

系统级设计。

同时还要加入真实的PPA、时序、功能验证等指标。

只有模型和评测体系同时升级，才能真正看清技术进展，而不是继续围绕简单Benchmark刷分。

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阶段二：能力扩展——从模块生成走向系统设计

当基础能力稳定后，下一步会从“小模块生成”逐渐进入“系统级生成”。

今天的大部分模型擅长写：

计数器；

FIFO；

简单控制器；

接口模块。

但未来真正有价值的系统，需要能够自动完成更复杂的任务：

理解顶层规格；

拆分子模块；

定义接口；

规划数据通路；

处理跨模块协议；

自动组合不同RTL模块。

也就是说，模型需要从“程序员”进一步向“硬件架构师”靠近。

与此同时，多模态能力也会变得重要。

硬件工程师使用的输入并不只有自然语言。

还有：

时序图；

状态图；

电路框图；

波形；

原理图。

未来的大模型如果能够直接理解这些信息，就可以把自然语言、图纸和波形统一转化为设计上下文。

这会明显缩短从需求到RTL的路径。

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阶段三：闭环落地——与EDA工具全链路联动

真正成熟的形态，不会是一个单独的“Verilog生成器”。

而是一个能够调用完整EDA工具链的智能体。

例如：

生成RTL后自动运行仿真；

仿真失败后根据错误日志修改代码；

自动执行综合；

读取PPA报告；

根据面积、功耗和时序结果继续优化；

调用形式验证检查边界条件；

最终形成持续迭代闭环。

这时，大模型真正优化的目标也不再只是：

“生成正确代码”。

而是：

生成能够满足功能、功耗、面积、时序和安全要求的工程结果。

未来的硬件Copilot也不会完全替代工程师。

它更可能成为一个持续协作的设计伙伴。

工程师负责架构判断、需求权衡和最终决策，AI负责重复编码、验证、搜索和优化。

最终目标不是“一键生成芯片”，而是：

把硬件工程师从大量重复工作中释放出来，把精力集中到真正需要经验与创造力的设计问题上。

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03 理性看待：这份综述本身也存在局限

任何系统综述都不可能覆盖全部研究。

作者团队同样指出了几个潜在限制。

第一，文献检索存在遗漏可能

LLM领域更新速度极快。

即使团队检索多个数据库，并通过滚雪球方法补充文献，也可能遗漏部分最新研究。

第二，文献质量判断存在一定主观性

研究建立了明确的质量筛选标准，但对论文方法质量和完整性的评价，仍然不可避免存在人工判断。

第三，分类体系会随技术发展变化

今天我们按照模型、数据、方法和评估方式划分LLM-Verilog技术，但随着新架构和Agent系统出现，未来可能出现新的分类方式。

不过，这并不影响这项综述的整体价值。

通过系统整理102篇相关工作，它至少提供了当前LLM-Verilog领域较完整的技术地图。

更重要的是，它没有只强调模型进步，而是把当前最关键的工业化障碍同时摆了出来。

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04 写在最后：AI+EDA真正的竞争才刚刚开始

回看整个LLM-Verilog赛道，会发现它正处在一个非常微妙的阶段。

一边是明确的产业需求。

芯片复杂度持续提升，设计和验证成本不断增长，高端工程人才长期稀缺。

EDA行业确实需要新的生产力工具。

另一边，大模型已经证明了自己在代码理解、生成和推理上的巨大潜力。

但从“能生成Verilog”到“真正可以用于工业芯片设计”，中间仍然隔着数据、架构、评估和工具链四道门槛。

这恰恰意味着行业格局远未定型。

传统EDA领域长期由少数海外巨头占据主导地位，技术、客户和生态壁垒都非常高。

而AI+EDA仍然是一个正在快速形成的新赛道。

模型架构、数据体系、Agent流程、工业Benchmark、EDA工具集成方式，都还没有出现绝对标准答案。

这也意味着新的机会。

谁能够真正突破硬件专用模型的认知瓶颈；

谁能够构建高质量、可验证的工业级数据体系；

谁能够建立覆盖功能与PPA的完整评价方法；

谁能够率先把大模型真正嵌入仿真、综合和验证流程；

谁就有机会重新定义下一代EDA工具的形态。

因此，这份综述真正值得行业关注的，不是“AI写Verilog到底有多强”。

而是它提醒我们：

不要把Benchmark上的通过率，误认为工业化已经到来。

LLM-Verilog真正的竞争，才刚刚从Demo阶段进入工程阶段。

未来真正能够改变芯片研发方式的，不会只是一个更会写RTL的大模型。

而会是一个能够理解硬件、调用EDA工具、持续验证并和工程师共同迭代的完整智能设计系统。

对于国产EDA和AI团队来说，这既是技术挑战，也是一次难得的新窗口。

当新一代EDA范式还没有完全成型时，所有参与者都仍有机会重新定义规则。